描述代码及对应的RTL电路：
HDL源代码
对应的RTL电路
module Rst_Circuit(
Rst_n,
Clk,
D,
Q
);
input Rst_n;
input Clk;
input D;
output Q;
reg Rst_Reg_n;
reg Q;
always @(posedge Clk)
begin
//将异步复位信号先用Clk同步一下
Rst_Reg_n <= Rst_n;
end
//如果没有加"or negedge Rst_Reg_n",将变成同步复位
always @(posedge Clk or negedge Rst_Reg_n)
begin
if (~Rst_Reg_n)
begin
Q <= 1'd0;
end
else
begin
Q <= D;
end
end
endmodule
![clip_image002同步和异步,[转]同步复位和异步复位](/Files/20112/fbd7eedc-7d76-44a5-88cd-37826b760459.gif)
最新评论